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MOTHER PARA MICROPROCESADOR INTEL ITANIUM 2




SOCKET PAC 418



FOTO SOCKET PAC 611



MicroProcesador Intel Itanium 2
Placa Mother para MicroProcesador Intel Itanium 2
Intel Itanium/Itanium 2
Núcleo Intel
Nº de pines, bus, multiplicado y voltaje
Socket
L1/L2/L3 Cache
Transistores
Itanium-733 MMX SSE(Merced)Julio, 2001
418 pines733MHz (133x5.5)(Bus de 64 bits dualpumped)?v
PAC418
16KB datos (4-vías)16KB instrucciones (4-vías)96KB L2 unificada integrada (6-vías)2MB o4MB unificada L3 (4-vías)* 16TB cacheable
25 millones0.18µm ancho~300mm² área? millones L3 {?µm - ?mm²} (2MB)295 millones L3 {?µm - ?mm²} (4MB)
Itanium-800 MMX SSE(Merced)Julio, 2001
418 pines800MHz (133x6.0)(Bus de 64 bits dualpumped)?v
PAC418
16KB datos (4-vías)16KB instrucciones (4-vías)96KB L2 unificada integrada (6-vías)2MB o4MB unificada L3 (4-vías)* 16TB cacheable
25 millones0.18µm ancho~300mm² área? millones L3 {?µm - ?mm²} (2MB)295 millones L3 {?µm - ?mm²} (4MB)

Itanium 2-900 MMX SSE(McKinley)Julio 8, 2002 - {$1338} (1.5MB)
611 pines900MHz (200x4.5)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada1.5MB on-Área unificada L3* ?GB cacheable
221 millones0.18µm ancho463mm² área
Itanium 2-1.0G MMX SSE(McKinley)Julio 8, 2002 - {$?} (1.5MB)Julio 8, 2002 - {$4226} (3MB)
611 pines1000MHz (200x5.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada1.5MB o3MB on-Área unificada L3* ?GB cacheable
221 millones0.18µm ancho463mm² área

Itanium 2-1.3G MMX SSE(Madison) - copper chipJunio 30, 2003 - {$1338}
611 pines1300MHz (200x6.5)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada3MB on-Área unificada L3* ?GB cacheable
~500 millones0.13µm ancho?mm² área
Itanium 2-1.4G MMX SSE(Madison) - copper chipJunio 30, 2003 - {$2247}
611 pines1400MHz (200x7.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada4MB on-Área unificada L3* ?GB cacheable
~500 millones0.13µm ancho?mm² área
Itanium 2-1.5G MMX SSE(Madison) - copper chipJunio 30, 2003 - {$3692} (6MB)Noviembre, 2004 (4MB)
611 pines1500MHz (200x7.5)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada4MB o6MB on-Área unificada L3* ?GB cacheable
~500 millones0.13µm ancho?mm² área

Itanium 2-1.6G MMX SSE(Madison 9M)Noviembre, 2004
611 pines1600MHz (200x8.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada6MB o9MB on-Área unificada L3* ?GB cacheable
? millones?µm ancho?mm² área
Itanium 2-1.66G MMX SSE(Madison 9M)Julio, 2005
611 pines1666MHz (333x5.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada6MB o9MB on-Área unificada L3* ?GB cacheable
? millones?µm ancho?mm² área

LV Itanium 2-1.0G MMX SSE(Deerfield)Septiembre 8, 2003 - {$744}
611 pines1000MHz (200x5.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada1.5MB on-Área unificada L3* ?GB cacheable
? millones0.13µm ancho?mm² área
LV Itanium 2-1.3G MMX SSE(Deerfield)Noviembre, 2004
611 pines1300MHz (200x6.5)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada3MB on-Área unificada L3* ?GB cacheable
? millones0.13µm ancho?mm² área
Itanium 2-1.4G MMX SSE(Deerfield)Septiembre 8, 2003 - {$1172} (1.5MB)Abril 13, 2004 - {$1172} (3MB)
611 pines1400MHz (200x7.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada1.5MB o3MB on-Área unificada L3* ?GB cacheable
? millones0.13µm ancho?mm² área
Itanium 2-1.6G MMX SSE(Deerfield)Mayo, 2004 - {$2408}
611 pines1600MHz (200x8.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada3MB on-Área unificada L3* ?GB cacheable
? millones0.13µm ancho?mm² área
Itanium 2-1.6G MMX SSE(Deerfield)Noviembre, 2004 - {$2408}
611 pines1600MHz (266x6.0)(128-bit dual-pumped bus)?v
PAC611
16KB datos16KB instrucciones256KB L2 unificada integrada3MB on-Área unificada L3* ?GB cacheable
? millones0.13µm ancho?mm² área

Itanium 2-9010 MMX SSE(Montecito)(Hyperthreading)2006?
611 pines1600MHz (200x8.0)(128-bit dual-pumped bus)?v
PAC611
?KB datos?KB instrucciones1MB L2 unificada integrada6MB on-Área unificada L3* ?GB cacheable
1720 millones0.09µm ancho?mm² área
Itanium 2-9020 MMX SSE(Montecito)(dual coe, Hyperthreading)2006?
611 pines1400MHz (200x7.0)(128-bit dual-pumped bus)?v
PAC611
2x ?KB datos2x ?KB instrucciones2x 1MB L2 unificada integrada2x 9MB on-Área unificada L3* ?GB cacheable
1720 millones0.09µm ancho?mm² área
Itanium 2-9040 MMX SSE(Montecito)(dual coe, Hyperthreading)2006?
611 pines1600MHz (266x6.0)(128-bit dual-pumped bus)?v
PAC611
2x ?KB datos2x ?KB instrucciones2x 1MB L2 unificada integrada2x 9MB on-Área unificada L3* ?GB cacheable
1720 millones0.09µm ancho?mm² área
Itanium 2-??? MMX SSE(Montecito)(dual coe, Hyperthreading)2006?
611 pines?MHz (?x?)(128-bit dual-pumped bus)?v
PAC611
2x ?KB datos2x ?KB instrucciones2x 1MB L2 unificada integrada2x 12MB on-Área unificada L3* ?GB cacheable
1720 millones0.09µm ancho?mm² área

Itanium 2-??? MMX SSE(Fanwood - 2-vías)(dual coe, Hyperthreading)2006?
? pines?MHz (?x?)(128-bit dual-pumped bus)?v
?
2x ?KB datos2x ?KB instrucciones2x ?MB L2 unificada integrada2x ?MB on-Área unificada L3* ?GB cacheable
? millones?µm ancho?mm² área

Itanium 2-??? MMX SSE(Millington - 2-vías)(dual coe, Hyperthreading)2006?
? pines?MHz (?x?)(128-bit dual-pumped bus)?v
?
2x ?KB datos2x ?KB instrucciones2x ?MB L2 unificada integrada2x ?MB on-Área unificada L3* ?GB cacheable
? millones?µm ancho?mm² área

Itanium 2-??? MMX SSE(Shavano)(Hyperthreading)2006?
? pines?MHz (?x?)(128-bit dual-pumped bus)?v
?
?KB datos?KB instrucciones?MB L2 unificada integrada?MB on-Área unificada L3* ?GB cacheable
? millones?µm ancho?mm² área

Itanium 2-??? MMX SSE(Montvale)(dual coe, Hyperthreading)2006?
? pines?MHz (?x?)(128-bit dual-pumped bus)?v
?
2x ?KB datos2x ?KB instrucciones2x 1MB L2 unificada integrada2x 12MB on-Área unificada L3* ?GB cacheable
? millones0.065µm ancho?mm² área

Itanium 3-??? MMX SSE(Tukwila)(multi coe, Hyperthreading)2006?
? pines?MHz (?x?)(?-bit ?-pumped bus)?v
?
4x ?KB datos4x ?KB instrucciones4x ?MB L2 unificada integrada4x ?MB on-Área unificada L3* ?GB cacheable
? millones0.065µm ancho?mm² área

Itanium 3-??? MMX SSE(Dimona)(dual coe, Hyperthreading)2006?
? pines?MHz (?x?)(?-bit ?-pumped bus)?v
?
2x ?KB datos2x ?KB instrucciones2x ?MB L2 unificada integrada2x ?MB on-Área unificada L3* ?GB cacheable
? millones?µm ancho?mm² área

Itanium 3-??? MMX SSE(Poulson)(multi coe, Hyperthreading)2006?
? pines?MHz (?x?)(?-bit ?-pumped bus)?v
?
4x ?KB datos4x ?KB instrucciones4x ?MB L2 unificada integrada
? millones?µm ancho?mm² área